数电中芯片输入端引脚空载比较于高电平还是低电平啊~（）
admin
2023-03-31 07:13:15
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这得看数电芯片是基于TTL工艺还是CMOS工艺制作的，对于ttl工艺的74LS系列的芯片，输入引脚悬空相当于输入高电平，但对于CMOS工艺的CD4000系列芯片，悬空输入引脚，输入状态是不确定的 上拉电阻，就是把电位拉高，比如拉到VCC
下拉电阻，就是把电压拉低，拉到GND
刚上电的时候，端口电压不稳定，为了让他稳定为高或低，就会用到上拉或下拉电阻。
有些芯片内部集成了上拉电阻，所以外部就不用上拉电阻了。但是有一些开漏的，外部必须加上拉电阻。
引脚悬空时候的高低电平，需要根据生产厂家的决定和芯片的特性而定。 悬空的时候,可以理解为输入信号为0 。。。 根据芯片和电路要求而定 额。。ttl可以悬空 我在实验室做过 但是 那个cmos下节课才做。。。还有就是你说的那个什么上拉电阻单片机里面讲过 “低电平有效” 并不是所有ttl的芯片都是上拉电阻 要根据具体的原理图分析 有时间多搜搜芯片的原理 真值表 你就知道咋回事了 它让你接1 说明 里面没有上拉电阻 是个控制端之类的 如果上面的符号带横杠 说明是低电平有效 说明就有上拉电阻 ok？ 这个要从逻辑门的内部电路来解释，那TTL反相器来说，当输入端悬空时此时电压约为1.4v，但是输出为低电平。为什么？数电书（阎石版）上的第三章讲门电路时TTL反相器有个输入端负载特性，里面讲的很详细，建议你好好看一下。没图不好讲的。
至于COMS不能悬空，那是因为COMS的栅极和衬底是被二氧化硅隔开，它比较脆弱，只能承受几百伏的电压，而静电能达到上千伏。TTL也是应该避免高压的。
COMS悬空时电压为VDD/2。